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BIOS DRAM Timing 9-9-9-24 Explicación

BIOS DRAM Timing 9-9-9-24 Explicación


El momento DRAM que se puede modificar dentro de la BIOS del sistema controla el número de ciclos de reloj de memoria real (la mitad de la velocidad de reloj de marcado de la memoria) antes de la memoria realiza una acción específica. Cuanto menor sea el tiempo, más rápido será el tiempo de reacción de la memoria, la aceleración de su sistema en el proceso. Cada uno de los cuatro números representa una configuración diferente, con el fin de principio a fin: RAS a CAS Delay, precarga de RAS, activa al retardo de precarga y la fila Tiempo activo. ajustes de sincronización sólo se puede bajar hasta la posición más baja en la que se fabrica la placa base para funcionar.

RAS a CAS Delay

El primer número de la serie de cuatro secuencia de tiempo de DRAM es el RAS a CAS Delay. Los datos dentro de la memoria de un sistema está dispuesto en una matriz de números que consisten en filas y columnas. Para acceder a los datos dentro de la memoria, el sistema debe activar primero la fila en la que se encuentran los datos y luego la columna. La primera señal, el estroboscópico Fila Dirección (RAS), se envía para activar la fila, y luego la segunda señal, el Strobe Dirección Columna (CAS), es enviado para activar la columna, acceder a los datos. El tiempo entre las dos señales es el RAS a CAS Delay, que en el caso del ejemplo 9-9-9-24 tiempo es nueve ciclos de reloj.

precarga de RAS

El segundo número de la secuencia es la precarga de RAS. Una vez que se accede a los datos almacenados, el sistema debe cerrar la fila de los datos con el fin de enviar otra orden de acceso a la fila de la siguiente pieza de datos. El RAS de precarga es el retraso entre el comando para cerrar la fila en espera de la siguiente orden de acceso y el cierre real de la fila - el tiempo que tarda entre deshabilitar el acceso a una línea de datos y el comienzo de la conexión a otro línea de datos. En el ejemplo de secuencia de temporización, esto sería nueve ciclos de reloj.

Activo para la precarga de retardo

Después de acceder a una posición de memoria, hay una pequeña demora antes de que el sistema puede acceder a la siguiente ubicación. Este retraso es el retardo activo de precarga, el tercer número de la secuencia de tiempo (nueve ciclos de reloj en la secuencia 9-9-9-24). Hasta este retraso vientos hacia abajo, un comando adicional de precarga no puede ser iniciado, lo que limita el acceso a la memoria en el proceso.

Fila Active Time

El número final de la secuencia de tiempo 9-9-9-24 es la fila Tiempo de actividad del módulo de memoria. La fila activa Tiempo representa el retardo de tiempo entre el momento en que se solicite una pieza de datos y el punto en el que se accede a la fila de datos. Esto permite la apertura de la fila en la preparación para el acceso a los datos contenidos dentro de una fila Strobe Strobe Dirección y dirección de columna. Este proceso se inicia el proceso de acceso a los datos, ya sea para lectura o escritura al módulo DRAM.