Cómo analizar sus aserciones Sistema Verilog

Verilog es un lenguaje de programación que describe hardware digital. Las afirmaciones son declaraciones que definen las condiciones esperadas dentro de un programa. En Verilog, las afirmaciones se utilizan para definir los estados que el circuito debería surgir durante el funcionamiento normal. Estas afirmaciones se pueden utilizar para analizar el circuito de fallos. Cualquier error de programación puede conducir a una aserción fallida, que le ayuda a trazar un error de nuevo a su causa raíz. Usted debe agregar afirmaciones a su programa de Verilog para ayudarle a depurar el sistema, y ​​como una herramienta para ayudar a otros programadores cuando revisan su código.

Instrucciones

1 Abrir el IDE Verilog haciendo clic en su icono. Crear un nuevo proyecto haciendo clic en "Archivo", luego seleccionar "Asistente para nuevos proyectos". Aparece una nueva ventana del proyecto. Seleccione un nombre y un directorio para este proyecto. Presione el botón "Siguiente" para pasar por el resto de las páginas, dejando todos los ajustes a sus valores predeterminados. Presione el botón "Finalizar" para crear el proyecto.

2 Seleccione "Archivo", luego "Nuevo" para abrir una ventana de creación del archivo. Seleccione "Archivo Verilog HDL" y pulse el botón "OK" para añadir un nuevo archivo Verilog al proyecto. Un archivo Verilog en blanco aparece en la ventana principal del editor de texto.

3 Cree un módulo lleva el nombre del proyecto. Por ejemplo, si su proyecto se llama "Las afirmaciones", puede escribir la siguiente definición de módulo:

Las afirmaciones del módulo;

4 Declarar dos registros que contienen valores, denominados "A" y "B", como este:

reg A, B;

5 Establecer el valor inicial para cada registro de la siguiente manera:

comenzará inicial A = 0;
comienzan inicial B = 1;

6 Suponga que tiene un "if" que pone a prueba si "A" no es igual a "B" En este punto en el programa, esto siempre debe ser cierto, ya que "A" y "B" se acaba de inicializarse a diferentes valores. Esto sería un gran lugar para poner una declaración "aserción". Escribir la siguiente instrucción "if", seguido de un "valer" declaración:

si (A! = B)
valer (A = B!);

7 Escribir una declaración más detallada "afirmar" que imprime mensajes cada vez que un "valer" se procesa comunicado. Vuelva a colocar la "assert (A = B!);" Declaración con lo siguiente:

valer (A = B!) $ display ( "Afirmación pasado A no es igual a B.".);
$ demás de error ( "Error de aserción A es igual a B.");

8 Ejecutar el programa pulsando el botón "Reproducir" situado en la barra de herramientas superior. El programa debe imprimir el siguiente mensaje: "La afirmación pasado. A no es igual a B. "Sin embargo, si se produce algún fallo que establece el valor de" B "a cero, la afirmación de un error y el mensaje de error" Error de aserción. A es igual a B "aparecerá.

9 Utilizar los mensajes de aserción para analizar el estado de su programa y verificar todas sus suposiciones sobre el diseño. Cuando una aserción falla repetidas veces, hay un error en el programa de que no cumple con sus criterios de diseño. Usted puede trabajar su camino de la afirmación hacia atrás a la causa principal de este error.